Uitgebreid overzicht van Wafer-Level Packaging (WLP): Technologie, Integratie, Ontwikkeling en Belangrijke Spelers

Overzicht van Wafer-Level Packaging (WLP)

Wafer-Level Packaging (WLP) vertegenwoordigt een gespecialiseerde integrated circuit (IC) verpakkingstechnologie die wordt gekenmerkt door de uitvoering van alle kritische verpakkingsprocessen terwijl de siliciumwafer intact blijft—vóór het zagen in individuele chips. In de vroege ontwerpen vereiste WLP expliciet dat alle input/output (I/O) verbindingen volledig binnen de fysieke grenzen van een enkele die (fan-in configuratie) zouden vallen, waardoor een echte chip-scale package (CSP) structuur werd bereikt. Deze sequentiële verwerking van de volledige wafer vormt de basis van fan-in WLP.

Vanuit een systeemintegratieperspectief liggen de primaire beperkingen van deze architectuur in:

1. Het accommoderen van het vereiste aantal I/O-verbindingen binnen de beperkte ruimte onder de die.
2. Het waarborgen van compatibiliteit met daaropvolgende printed circuit board (PCB) routing ontwerpen.

Gedreven door de onophoudelijke vraag naar miniaturisatie, hogere bedrijf frequenties en kostenreductie, is WLP naar voren gekomen als een haalbaar alternatief wanneer traditionele verpakkingsoplossingen (bijv. draadverbindingen of flip-chip interconnects) niet aan deze strenge eisen voldoen.

Evolutie naar Fan-Out WLP
 

Het WLP-landschap is uitgebreid met innovatieve verpakkingsoplossingen die de beperkingen van standaard fan-in structuren tarten—nu geclassificeerd als fan-out WLP (FO-WLP). Het kernproces omvat:

1. Die Embedding:Geïsoleerde dies worden in een polymeer of ander substraatmateriaal met een standaard wafer-vormfactor geplaatst, waardoor een gereconstitueerde wafer ontstaat.
2. RDL Uitbreiding:De kunstmatige wafer ondergaat identieke verpakkingsprocessen als conventionele wafers. De afstand tussen de dies is zo ontworpen dat perifere substraatoppervlakken behouden blijven, waardoor fan-out redistribution layers (RDL's) mogelijk zijn die elektrische interconnecties buiten de oorspronkelijke die-voetafdruk uitbreiden.

Deze doorbraak maakt het mogelijk dat geminiaturiseerde dies compatibel blijven met standaard WLP ball-grid-array (BGA) pitches zonder fysieke vergroting. Bijgevolg strekt de toepasbaarheid van WLP zich nu uit tot buiten monolithische siliciumwafers, inclusief hybride wafer-level substraten, gezamenlijk gecategoriseerd onder WLP.

Met de introductie van through-silicon vias (TSV's), geïntegreerde passieve componenten (IPD's), chip-first/chip-last fan-out technieken, MEMS/sensor verpakkingen en heterogene processor-geheugen integratie, hebben diverse WLP-architecturen commercialisering bereikt. Zoals geïllustreerd in Figuur 1, omvat het spectrum:

• Low-I/O wafer-level chip-scale packages (WLCSP's)
• High-I/O-dichtheid, high-complexity fan-out oplossingen

Deze ontwikkelingen hebben nieuwe dimensies in wafer-level packaging ontsloten.

Figuur 1 Heterogene integratie met behulp van WLP

I. Wafer-Level Chip-Scale Packaging (WLCSP)
 

WLCSP ontstond rond 2000, voornamelijk beperkt tot single-die verpakkingen. Vanwege het inherente ontwerp biedt WLCSP beperkte multi-component integratiemogelijkheden. Figuur 2 toont een basis single-die WLCSP structuur.

Figuur 2 Basis Single Mode

Historische Context

Vóór WLCSP werden de meeste verpakkingsprocessen (bijv. slijpen, zagen, draadverbindingen) mechanisch uitgevoerd en na het zagen (Figuur 3).

Figuur 3 Traditionele Verpakkingsprocesstroom

WLCSP evolueerde op natuurlijke wijze uit wafer bumping—een praktijk die IBM sinds de jaren 1960 heeft gepionierd. Het belangrijkste verschil ligt in het gebruik van solder balls met een grotere pitch in vergelijking met traditionele bumping. In tegenstelling tot conventionele verpakkingen worden bijna alle WLCSP-processen parallel op de volledige wafer uitgevoerd (Figuur 4).

Figuur 4 Wafer-level Chip Scale Package (WLCSP) Processtroom

Ontwikkelingen en Uitdagingen

1. Miniaturisatie:WLCSP's direct-die-as-package aanpak levert de kleinste commercieel haalbare vormfactor op, die veel wordt gebruikt in compacte mobiele apparaten.
2. RDL Integratie:Vroege versies vertrouwden uitsluitend op under-bump metallization (UBM) en solder balls. Toenemende complexiteit vereiste redistribution layers (RDL's) om de plaatsing van de ballen te ontkoppelen van de bond pads, waardoor de structurele complexiteit toenam.
3. Heterogene Integratie:Innovaties maakten "opossum-stijl" stapeling mogelijk—een uitgedunde secundaire die flip-chip gebonden onder de primaire die, precies passend binnen de solder ball gaten (Figuur 5).

Figuur 5 WLCSP, de tweede mal wordt aan de onderkant geïnstalleerd

3D Integratie via TSV's

De komst van through-silicon vias (TSV's) faciliteerde dubbelzijdige verbindingen in WLCSP's. Hoewel TSV-integratie "via-first" en "via-last" benaderingen gebruikt, neemt WLCSP een "via-last" methodologie aan. Dit maakt het mogelijk:

• Montage van secundaire dies aan de bovenkant (bijv. logic/analog dies op MEMS, of vice versa) (Figuur 6).

Figuur 6 WLCSP Through-Silicon Vias Dual-Side Mounting

• Vervanging van chip-on-board (COB) verpakkingen in automotive CMOS beeldsensoren (bijv. 5,82 mm × 5,22 mm, 850μm-dikke BSI-pakketten met 3:1 aspect ratio TSV's, 99,27% siliciumgehalte) (Figuur 7).

Figuur 7 (a) Driedimensionale weergave van de CIS-WLCSP structuur; (b) Dwarsdoorsnede van CIS-WLCSP.

Betrouwbaarheid en Industrie Dynamiek

Naarmate procesknooppunten kleiner worden en WLCSP-afmetingen toenemen, intensiveren de uitdagingen op het gebied van betrouwbaarheid en chip-package interaction (CPI)—van fabricage, handling tot PCB-assemblage.

• Zeszijdige (6S) Bescherming: Oplossingen zoals fan-in M-Series (gelicentieerd van Deca Technologies) pakken de behoeften op het gebied van bescherming van de zijwanden aan.

• Supply Chain: Gedomineerd door OSAT's (ASE/SPIL, Amkor, JCET), met foundries (TSMC, Samsung) en IDM's (TI, NXP, STMicroelectronics) die een cruciale rol spelen.

Als gespecialiseerde leverancier van wafer-level verpakkingsoplossingen biedt ZMSH geavanceerde WLP-technologieën, waaronder fan-in en fan-out configuraties, om te voldoen aan de groeiende eisen van halfgeleidertoepassingen. We bieden end-to-end diensten van ontwerp tot volumeproductie, met expertise in high-density interconnects en heterogene integratie voor MEMS, sensoren en IoT-apparaten. Onze oplossingen pakken belangrijke uitdagingen in de industrie aan op het gebied van miniaturisatie en prestatie-optimalisatie, waardoor klanten de productontwikkelingscycli kunnen versnellen. Met uitgebreide ervaring in bumping, RDL-vorming en eindtesten, leveren we betrouwbare, kosteneffectieve verpakkingsoplossingen die zijn afgestemd op specifieke toepassingsvereisten.